Память EDO DRAM содержит регистр-защелку выходных данных, что обеспечивает конвейеризацию работы и повышение производительности
Вопрос посетителя
Чипсеты позволяют выполнить автоматическую идентификацию типов установленных модулей памяти:
(*ответ*) да
нет
Южный хаб определяет число каналов измерения питающих напряжений:
(*ответ*) да
нет
Южный хаб определяет число каналов памяти:
(*ответ*) нет
да
Быстродействие памяти определяется длиной проводников, емкостной нагрузкой на шины:
(*ответ*) да
нет
В компьютерах особо ответственного применения используют память с обнаружением и исправлением ошибок — EDO DRAM:
(*ответ*) нет
да
В микросхемах EDO DRAM кроме регистра-защелки выходных данных содержится внутренний счетчик адреса колонок для пакетного цикла:
(*ответ*) неверно
верно
Возможен вариант настройки CMOS Setup: исправлять однократные ошибки, не уведомляя об этом систему:
(*ответ*) нет
да
Вторичный кэш — внутренний кэш процессоров:
(*ответ*) нет
да
Для микросхем DRAM время доступа Trac — минимальный период между началами соседних циклов обращения:
(*ответ*) верно
неверно
Для памяти SDRAM ключевыми параметрами являются: минимальное время нахождения соответствующих сигналов в высоком состоянии и время задержки между импульсами:
(*ответ*) нет
да
Для повышения точности синхронизации в DDR SDRAM данные внутри пакета переключаются по обоим фронтам синхроимпульсов:
(*ответ*) нет
да
Для реализации чередования чипсет должен иметь для банков раздельные линии управляющих сигналов:
(*ответ*) да
нет
Кэш-память — сверхоперативная память, являющаяся буфером между ОЗУ и процессором:
(*ответ*) да
нет
Микросхемы RDRAM требуют периодической подстройки выходного тока и термокалибровки:
(*ответ*) да
нет
Микросхемы SDRAM оптимизированы для пакетной передачи:
(*ответ*) да
нет
Микросхемы синхронной динамической памяти SDRAM представляют собой конвейеризированные устройства:
(*ответ*) да
нет
Наборно-ассоциативная архитектура кэша позволяет любой его строке отображать любой блок памяти:
(*ответ*) неверно
верно
Обозначение вида 5-3-3-3 для диаграммы пакетного цикла чтения соответствует пяти тактам ожидания перед считыванием первого элемента в цикле и трем тактам на считывание каждого из трех элементов:
(*ответ*) нет
да
Память EDO DRAM содержит регистр-защелку выходных данных, что обеспечивает конвейеризацию работы и повышение производительности при чтении:
(*ответ*) да
нет
По интерфейсу микросхемы и модули VC DRAM аналогичны RIMM:
(*ответ*) нет
да
Подсистема памяти RDRAM состоит из контроллера памяти, канала и микросхем памяти:
(*ответ*) да
нет
Политика WB позволяет уменьшить количество операций записи на шине основной памяти:
(*ответ*) да
нет
Ответ эксперта
Чипсеты позволяют выполнить автоматическую идентификацию типов установленных модулей памяти:
(*ответ*) да
нет
Южный хаб определяет число каналов измерения питающих напряжений:
(*ответ*) да
нет
Южный хаб определяет число каналов памяти:
(*ответ*) нет
да
Быстродействие памяти определяется длиной проводников, емкостной нагрузкой на шины:
(*ответ*) да
нет
В компьютерах особо ответственного применения используют память с обнаружением и исправлением ошибок — EDO DRAM:
(*ответ*) нет
да
В микросхемах EDO DRAM кроме регистра-защелки выходных данных содержится внутренний счетчик адреса колонок для пакетного цикла:
(*ответ*) неверно
верно
Возможен вариант настройки CMOS Setup: исправлять однократные ошибки, не уведомляя об этом систему:
(*ответ*) нет
да
Вторичный кэш — внутренний кэш процессоров:
(*ответ*) нет
да
Для микросхем DRAM время доступа Trac — минимальный период между началами соседних циклов обращения:
(*ответ*) верно
неверно
Для памяти SDRAM ключевыми параметрами являются: минимальное время нахождения соответствующих сигналов в высоком состоянии и время задержки между импульсами:
(*ответ*) нет
да
Для повышения точности синхронизации в DDR SDRAM данные внутри пакета переключаются по обоим фронтам синхроимпульсов:
(*ответ*) нет
да
Для реализации чередования чипсет должен иметь для банков раздельные линии управляющих сигналов:
(*ответ*) да
нет
Кэш-память — сверхоперативная память, являющаяся буфером между ОЗУ и процессором:
(*ответ*) да
нет
Микросхемы RDRAM требуют периодической подстройки выходного тока и термокалибровки:
(*ответ*) да
нет
Микросхемы SDRAM оптимизированы для пакетной передачи:
(*ответ*) да
нет
Микросхемы синхронной динамической памяти SDRAM представляют собой конвейеризированные устройства:
(*ответ*) да
нет
Наборно-ассоциативная архитектура кэша позволяет любой его строке отображать любой блок памяти:
(*ответ*) неверно
верно
Обозначение вида 5-3-3-3 для диаграммы пакетного цикла чтения соответствует пяти тактам ожидания перед считыванием первого элемента в цикле и трем тактам на считывание каждого из трех элементов:
(*ответ*) нет
да
Память EDO DRAM содержит регистр-защелку выходных данных, что обеспечивает конвейеризацию работы и повышение производительности при чтении:
(*ответ*) да
нет
По интерфейсу микросхемы и модули VC DRAM аналогичны RIMM:
(*ответ*) нет
да
Подсистема памяти RDRAM состоит из контроллера памяти, канала и микросхем памяти:
(*ответ*) да
нет
Политика WB позволяет уменьшить количество операций записи на шине основной памяти:
(*ответ*) да
нет
