В первом такте цикла считывания памяти MR посылаются управляющий сигнал и сигнал приоритет
Вопрос посетителя
Когда выходной код достигает максимальной величины, то происходит переполнение схемы накапливающего сумматора и возобновление ее работы с максимальных значений кода:
(*ответ*) нет
да
Когда сигнал на стробирующем входе регистра-защелки единичный, то регистр пропускает через себя входные информационные сигналы:
(*ответ*) да
нет
Можно построить конвейер на любое количество последовательно включенных узлов:
(*ответ*) да
нет
Можно построить конвейер на ограниченное количество параллельно включенных узлов:
(*ответ*) да
нет
Можно производить чтение и запись одной и той же ячейки памяти, если использовать в качестве основного элемента ЗУ ячейки RAM с двумя портами:
(*ответ*) нет
да
Повышенную нагрузочную способность обеспечивают регистры, имеющие выход с тремя состояниями:
(*ответ*) да
нет
При конвейерной обработке тактовая частота работы схемы остается неизменной:
(*ответ*) нет
да
Происходит сдвиг в сторону разрядов, имеющих меньшие номера при сдвиге информации регистром вправо:
(*ответ*) нет
да
Процесс регенерации, который производится одновременно с процессом чтения, можно назвать скрытой регенерацией:
(*ответ*) да
нет
С помощью регистров можно осуществить запоминание нескольких последовательных значений изменяющегося входного кода:
(*ответ*) да
нет
Сдвиговые регистры представляют собой последовательно соединенную цепочку триггеров:
(*ответ*) да
нет
Схему ЗУ типа EEPROM можно электрически записать и электрически стереть:
(*ответ*) да
нет
Шаг нарастания выходного кода накапливающего сумматора обязательно целое число:
(*ответ*) нет
да
FPGA представляет собой программируемые в соответствии с применением матрицы из логических блоков, выполненных большей частью в форме программируемых логических матриц:
(*ответ*) да
нет
FPGA представляет собой программируемые в соответствии с применением матрицы из логических блоков, выполненных в форме PLA:
(*ответ*) да
нет
PAL имеет только программируемую ИЛИ-матрицу:
(*ответ*) нет
да
PLD — стандартные блоки программируемых логических ИС, которые изготавливаются идентичными для всех заказчиков:
(*ответ*) да
нет
PLD являются стандартными схемными элементами, конфигурацию которых заказчики изменять не могут:
(*ответ*) нет
да
Адреса у микропроцессора 8085А имеют ширину 8 бит:
(*ответ*) нет
да
В IO-блок входят элементы, обеспечивающие настройку на различные логические уровни:
(*ответ*) да
нет
В первом такте цикла считывания памяти MR посылаются управляющий сигнал и сигнал приоритета:
(*ответ*) да
нет
Во флаг-регистре содержится информация о результатах операций:
(*ответ*) да
нет
Ответ эксперта
Когда выходной код достигает максимальной величины, то происходит переполнение схемы накапливающего сумматора и возобновление ее работы с максимальных значений кода:
(*ответ*) нет
да
Когда сигнал на стробирующем входе регистра-защелки единичный, то регистр пропускает через себя входные информационные сигналы:
(*ответ*) да
нет
Можно построить конвейер на любое количество последовательно включенных узлов:
(*ответ*) да
нет
Можно построить конвейер на ограниченное количество параллельно включенных узлов:
(*ответ*) да
нет
Можно производить чтение и запись одной и той же ячейки памяти, если использовать в качестве основного элемента ЗУ ячейки RAM с двумя портами:
(*ответ*) нет
да
Повышенную нагрузочную способность обеспечивают регистры, имеющие выход с тремя состояниями:
(*ответ*) да
нет
При конвейерной обработке тактовая частота работы схемы остается неизменной:
(*ответ*) нет
да
Происходит сдвиг в сторону разрядов, имеющих меньшие номера при сдвиге информации регистром вправо:
(*ответ*) нет
да
Процесс регенерации, который производится одновременно с процессом чтения, можно назвать скрытой регенерацией:
(*ответ*) да
нет
С помощью регистров можно осуществить запоминание нескольких последовательных значений изменяющегося входного кода:
(*ответ*) да
нет
Сдвиговые регистры представляют собой последовательно соединенную цепочку триггеров:
(*ответ*) да
нет
Схему ЗУ типа EEPROM можно электрически записать и электрически стереть:
(*ответ*) да
нет
Шаг нарастания выходного кода накапливающего сумматора обязательно целое число:
(*ответ*) нет
да
FPGA представляет собой программируемые в соответствии с применением матрицы из логических блоков, выполненных большей частью в форме программируемых логических матриц:
(*ответ*) да
нет
FPGA представляет собой программируемые в соответствии с применением матрицы из логических блоков, выполненных в форме PLA:
(*ответ*) да
нет
PAL имеет только программируемую ИЛИ-матрицу:
(*ответ*) нет
да
PLD — стандартные блоки программируемых логических ИС, которые изготавливаются идентичными для всех заказчиков:
(*ответ*) да
нет
PLD являются стандартными схемными элементами, конфигурацию которых заказчики изменять не могут:
(*ответ*) нет
да
Адреса у микропроцессора 8085А имеют ширину 8 бит:
(*ответ*) нет
да
В IO-блок входят элементы, обеспечивающие настройку на различные логические уровни:
(*ответ*) да
нет
В первом такте цикла считывания памяти MR посылаются управляющий сигнал и сигнал приоритета:
(*ответ*) да
нет
Во флаг-регистре содержится информация о результатах операций:
(*ответ*) да
нет
